（原标题：寰球首款开源FPGA，考究发布）
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近日，好意思国半导体初创公司 Zero ASIC 告示推出寰宇上第一款通达模范 eFPGA IP 居品Platypus。据他们所说，Platypus 是第一个亦然唯独一个具有以下特色的买卖 eFPGA IP 居品，是一个100%通达和模范化的FPGA架构、100% 开源 FPGA 比特流方法、100% 开源 FPGA 开发器具。
贵府表露，Zero ASIC 是一家位于马萨诸塞州剑桥的半导体初创公司。该公司的奇迹是通过芯片和自动化达成硅片的普及。Zero ASIC 正在构建寰宇上第一个可组合芯片平台，使数十亿个私有的硅片系统大概在数小时内从现成的芯片目次中拼装出来。
如图所说，Zero ASIC 正在构建寰宇上第一个可组合芯片平台，该平台大概从现成的芯片目次中在数小时内拼装数十亿个私有的硅系统，领有以下特征：
模范化芯片——初次演示统统模范化的芯片，复旧 O(m^n) 系统摆设（m=库大小，n=基板插座）。
智能基板——有源 3D 硅基板将算计和荟萃差别，达成肖似乐高的系统组合。
寰宇向上的动力后果——低于 0.1 pj/bit 的芯片通讯后果。
这个可扩张处理器 IP 生成器平台大概凭据每个应用圭表快速生成定制的 FPGA、CPU、NOC 和 DSP，以得志最严格的系统条款。
自动化——按下按钮即可达成 100% 自动 IP 生成；
可扩张——性能从边际可扩张到数据中心。
熟悉——咱们的 IP 生成器已用于 65nm、28nm、16nm 和 12nm 芯片的流片。
为了裁减定制 ASIC 的门槛，Zero ASIC 开发了开源硬件编译平台SiliconCompiler。
经过实战考试——经过硅考据的历程复旧无数开源和专有 EDA 器具和 PDK。
24 小时流片周期——优化的云领域构建基础设施可达成快速的设想周期。
笃定性——模范化清单和设想即代码步伐大概保证编译笃定性。
开源——莫得锁定或掩蔽的议程！
公司的Switchboard数字孪生平台可达成近乎及时的仿真，让团队大概在干涉文明的制造周期之前优化系统硬件和软件。
快速地——与向上的买卖模拟器比较，咱们的芯片优化数字孪生平台可使构建和运行时辰擢升一个数目级。
可扩张——咱们对蔓延不敏锐的特色可达成晶圆级设想及更大领域的设想。
天真是——模范化模子接口有益于高等模子（举例 QEMU）、周期精准的 RTL 模拟器（举例 Verilator）和硬件在环系统（举例 AWS F1 FPGA）之间的无缝迂曲。
在他们看来，这款居品将重塑 ASIC 设想:
法子 1：模拟——诓骗Digital Twin平台优化硬件和软件。
法子 2：原型——构建基于快速小芯片的原型。
法子 3：优化——凭据商场响应优化芯片构成。
法子 4：进入商场——下达出产采购订单并运行制造。
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如他们所说，逾期是航空航天、国防、医疗保健、通讯、汽车和工业应用中基于 FPGA 的系统的一个重要问题，这些系统的使用寿命为 10 至 50 年。举例，一鼎盈配资以 F-35 斗争机的开发为例，它始于 1997 年，直到 2021 年才全面干涉出产。在此时间，晶体管密度增多了 10，000 倍，FPGA 行业推出了六代新架构。半导体时期的不断发展与基础设施开发周期冉冉之间的这种不匹配导致好意思国军方推断有 500 亿至 700 亿好意思元的逾期谋划 NRE 老本，而统共替换半导体零件中有 15% 是假冒的。
自 20 世纪 80 年代 FPGA 出身以来，商用 FPGA 居品变得越来越复杂、模范化进度越来越低、透明度越来越低，加重了与零件逾期和假冒谋划的问题。在最佳的情况下，FPGA 开拓或 eFPGA IP 核的停产见告需要再行设想统共这个词子系统。在最坏的情况下，这可能会导致统共这个词圭表的间隔。
守护 FPGA 逾期和假冒问题的下一个合理法子是解脱单一起头部件并树立一套通达模范的 FPGA 架构，宝盈配资肖似于为存储器和无源元件创建的得手模范。
以前 25 年来，东谈主们曾屡次尝试通达 FPGA。1997 年5 月，通用布局布线 (VPR) 开源 FPGA 商议平台问世，自此匡助裁减了高质地、可重叠的 FPGA 商议的门槛。缺憾的是，VPR 仍然仅仅一个商议器具，商用 FPGA 仍然莫得统统通达的 RTL 到位历程。
为了守护缺少统统通达的 FPGA 开拓的问题，DARPA 于 2018 年资助了 OpenFPGA 和 PRGA FPGA 生成器商议技俩。天然这些开源生成器促进了几种学术芯片的流片，但最终的设想既莫得模范化，也莫得买卖化。
为了掩盖 FPGA 不透明的问题，东谈主们罗致了不同的步伐，对商用 FPGA 进行逆向工程。但是，跟着 FPGA 复杂性跟着摩尔定律的推移而激增，这项任务变得越来越用功和文明。
尽管作念出了这些勇猛，但放胆当前，商场上仍然莫得一款通达、模范化的买卖 FPGA 居品。
跟着 Platypus eFPGA 系列的推出，Zero ASIC 通过在开源 Apache 许可下公开发布其商用 Z1000 eFPGA IP 的好意思满架构描述和比特流方法，向模范化 FPGA 迈出了进犯的一步，讨论是使其成为一个通达模范。
从历史上看，通达模范已被解说是防守逾期和洗劫性订价战略的有用步伐。值得精通的无处不在的通达硬件模范包括 RISC-V ISA、IEEE 以太网 PHY、JEDEC 存储器、无源封装（举例 0603、0805）、PCIe 和 USB。就像 RISC-V 通常，创建通达模范并不虞味着达成必须是开源的。下表阐扬特入手的 RISC-V ISA 模范与拟议的 FPGA 步伐之间的相似之处。
RISC-V ISA 率先是加州大学伯克利分校的一个不起眼的商议技俩，第一份表率于 2011 年发布。2014 年，David Patterson 和 Krste Asanovic 提倡了令东谈主信托的论据，论说了 ISA 应该免费的原因，从而激勉了 RISC-V 证实。十年后，RISC-V 当今每年出货量达数十亿台开拓。
“开发通达模范的 FPGA 架构和恰当模范的组件生态系统将透顶改换基于 FPGA 的系统设想，就像 RISC-V 改换了 CPU 设想通常。就像 RISC-V 通常，商场动态将决定通达模范的潜在上风是否能克服供应商锁定的近况惯性。” —Andreas Olofsson说。
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